서울공대 전기·정보공학부 이철호 교수팀, 차세대 2D 반도체 기술 ‘게이트 스택’ 발전 방향 제시

전자공학 최고 권위 학술지 ‘Nature Electronics’에 논문 게재

뉴스 제공

2025-09-11 10:02

서울--(뉴스와이어)--서울대학교 공과대학은 전기·정보공학부 이철호 교수 연구팀이 차세대 반도체 소자로 주목받고 있는 2차원(2D) 트랜지스터의 핵심 기술인 ‘게이트 스택(gate stack)’의 발전 방향을 종합적으로 제시했다고 밝혔다.

*게이트 스택(gate stack): 트랜지스터에서 전류 흐름을 제어하는 구조. 전도층 위에 유전체와 금속을 적층해 만든다.

이번 연구 결과는 반도체 기술 발전을 선도하는 최고 권위의 국제 학술지 ‘네이처 일렉트로닉스(Nature Electronics, IF=40.9)’에 11일 게재됐다.

연구 배경

현재의 반도체는 대부분 실리콘 기반의 CMOS(상보성 금속 산화막 반도체) 기술에 의존하고 있다. 이 기술은 지난 수십 년간 반도체의 성능 및 집적도 향상을 이끈 바 있다. 그러나 오늘날 수 나노미터(nm) 수준의 초미세 공정에서는 물리적 한계에 직면한 실정이다. 이를 대체할 유력한 차세대 채널 물질로, 원자 두께의 얇은 층으로 이뤄져 있음에도 전기적 특성이 유지되는 2차원 반도체가 주목받고 있다.

특히 삼성, TSMC, 인텔, IMEC 등 세계 유수의 반도체 기업이나 반도체 연구기관들은 2030년대 중반 이후에는 실리콘을 잇는 차세대 기술로 2D 반도체 트랜지스터를 채택할 계획을 기술 로드맵에 반영해 이미 대규모 연구개발에 착수한 상태다. 이처럼 2D 반도체는 더 이상 미래의 기술이 아니며, 글로벌 반도체 산업의 차세대 주력 기술로 빠르게 부상하고 있다.

하지만 현재 2D 반도체 상용화의 가장 큰 장애물로 꼽히는 것이 바로 ‘게이트 스택’ 공정 기술이다. 게이트 스택은 전류의 흐름을 제어하는 반도체의 핵심 구조로, 그 품질에 따라 반도체의 성능과 안정성이 결정된다. 그런데 기존 실리콘 트랜지스터 공정을 그대로 2D 반도체에 적용하면 유전체의 품질이 낮아질 뿐 아니라 계면에 결함이 생기고 전류가 새는 등의 문제가 발생한다. 이를 해결할 새로운 소재와 공정 개발은 2D 반도체 상용화를 위한 가장 중요한 과제로 꼽힌다.

*유전체: 전기를 통과시키지 않는 절연층

연구 성과

이에 이철호 교수 연구팀은 다양한 게이트 스택 형성 방식을 분석하고, 이를 성능 지표별로 정량적으로 비교함으로써 향후 기술 개발의 방향성을 제시했다.

먼저 연구진은 게이트 스택 형성 방식을 △반데르발스(vdW) 계열 유전체 △자연 산화 유전체 △결정 유전체 전사 방식(quasi-vdW) △시드층을 이용한 고유전막 형성 방식(vdW-seeded) △기존 공정과 호환되는 방식(non-vdW-seeded) 등 다섯 가지로 분류했다. 그리고 각 방식을 계면 결함, 산화막 두께, 누설 전류, 임계 전압, 구동 전압 등 핵심 성능 지표로 평가해 국제반도체기술로드맵(IRDS) 목표와 비교했다. 이 과정을 통해 학계와 산업계가 함께 참고할 수 있는 체계적인 개발 로드맵을 제시하는 성과를 거뒀다.

또한 연구팀은 강유전체(ferroelectric) 소재를 삽입한 게이트 스택이 차세대 소자로 확장될 수 있는 가능성도 제시했다. 예컨대 강유전체 기반 게이트 스택을 활용하면 초저전력 로직, 비휘발성 메모리, 인-메모리 컴퓨팅 구현이 가능하다. 아울러 연구진은 BEOL(Back-End-of-Line) 공정 호환성, 400℃ 이하의 저온 증착, 웨이퍼 전반의 균일성, 장기 신뢰성 확보 등 실용화의 필수 조건까지 구체적으로 제시하며, 단순한 이론적 논의를 넘어 실제 산업 적용성을 강조했다.

*강유전체 : 외부 전기장이 없어도 내부에 전기 분극이 남아 있는 특성을 지닌 물질. 비휘발성 메모리 구현 등에 활용된다.

이번 연구는 2D 반도체 게이트 스택의 성능을 다양한 지표로 정량적으로 비교하고, 이를 IRDS 목표와 연결해 평가함으로써 차세대 반도체 개발의 청사진을 제시했다는 점에서 의미가 크다. 이를 통해 초저전력·고성능 트랜지스터의 구현 가능성을 확인했을 뿐만 아니라, 향후 3차원 모노리식 적층과 BEOL 호환 공정을 고려한 구체적 기술 방향까지 제안한 점도 혁신적 성과로 꼽힌다. 아울러 이번 연구에서 제시된 기술들은 향후 인공지능 반도체, 초저전력 모바일 칩, 초고집적 서버 등 차세대 ICT 인프라 발전을 이끌 핵심 기반 기술이 될 것으로 기대된다.

연구진 의견

이철호 교수는 “2차원 트랜지스터 상용화의 가장 큰 걸림돌은 고품질 게이트 스택의 구현”이라며 “이번 연구는 이를 극복하기 위한 표준적 청사진을 제시했다는 점에서 학문적·산업적으로 매우 큰 파급력을 지닌다. 앞으로 산학 협력을 통해 실제 소자 집적 및 상용화 연구를 적극적으로 확대해 나갈 계획”이라고 밝혔다.

연구진 소개

서울대 이철호 교수 연구팀은 2D 반도체 소자, 그중에서도 고품질 게이트 스택 기술 분야에서 국제 학계를 선도하는 연구를 활발히 이어가는 중이다. 특히 단순한 이론 제시에 그치지 않고 실제 소자 제작과 공정 통합을 포괄하는 폭넓은 연구를 수행하며, 차세대 반도체의 핵심 난제를 앞장서 해결하는 등 미래 반도체 연구의 세계적 흐름을 주도하는 중심 그룹으로 자리매김했다는 평가다.

연구진 진로

본 논문의 제1저자인 김연호 박사는 현재 서울대 전기·정보공학부에서 박사후연구원으로 근무하며 2차원 반도체 기반 트랜지스터의 금속 접합 및 게이트 스택 관련 연구를 수행하고 있다. 이번 연구 성과를 바탕으로 향후 차세대 2D 반도체 집적 소자 분야에서 학문적 및 산업적 리더십을 발휘할 것으로 기대된다.

한편 본 연구는 과학기술정보통신부가 지원하는 차세대 지능형반도체 개발사업과 나노 및 소재기술 개발사업(미래기술연구실)의 지원을 받아 수행됐으며, 대학원생들은 BK21 Four와 인공지능반도체대학원의 지원을 받았다.

참고자료

※ 논문 URL(DOI 10.1038/s41928-025-01448-5): www.nature.com/articles/s41928-025-01448-5

웹사이트: https://eng.snu.ac.kr/