수볼타, IC 전력 소모 획기적으로 줄이는 PowerShrink 평면 CMOS 플랫폼 발표

- 수볼타의 PowerShrink 저전력 플랫폼, 상당한 전압 스케일링 실현, IC 성능 유지하면서 전력 소모 50% 이상 줄여

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수볼타

2011-06-07 11:20

로스가토스 캘리포니아주--(뉴스와이어)--수볼타는 자사의 파워슈링크(PowerShrink™) 저전력 플랫폼을 발표했다. 수볼타 파워슈링크 플랫폼은 성능을 유지하고 수율을 개선하면서도 CMOS 칩의 전력 소모를 2배 이상 줄인다. 이와 관련, 수볼타와 후지쯔 반도체는 후지쯔가 수볼타의 혁신적인 파워슈링크 저전력 기술을 라이선스했다고 발표했다.

파워슈링크 저전력 플랫폼은 수볼타의 DDC (Deeply Depleted Channel™) CMOS 트랜지스터 기술과 DDC 트랜지스터 특징을 최대한 활용하는 설계 기술 및 DDC 최적화 회로로 구성된다. 이 플랫폼은 성능은 그대로 유지하면서 30% 이상의 공급전압 감소를 실현하여 유효 전력 소모를 절반 이상 줄이며, 누수 전력소모를 80% 이상 줄일 수 있다. 이러한 특징은 현재 모바일 제품에서 매우 중요한 역할을 하는 프로세서, SRAM, SOC 같은 다양한 반도체칩 제품 전반에 걸쳐 이점을 제공한다.

사이프레스 반도체의 설립자이자 대표이사인 티제이 로저스(T.J, Rodgers) 사장은 “모바일 애플리케이션의 중요성이 더욱 커지고 있는 오늘날, 전력과 비용은 반도체 공정 기술을 스케일링하는데 가장 큰 장벽이 되고 있다”며, “수볼타는 CMOS 트랜지스터의 유효 및 누수 전력을 크게 줄이는 혁신적인 방법을 개발했다”고 말했다. 또한 로저스 사장은 “문턱전압 (VT)의 변화폭을 줄임으로써 낮은 공급전압으로 성능을 유지하게하는 수볼타의 플랫폼은 벌크 평면 CMOS 공정과 이들 공정이 실현하는 제품의 수명을 연장하고, EUV 리소그래피, FD-SOI, FinFET 같은 비싸고 복잡한 기술의 필요성을 없애준다”며, “뿐만 아니라, 이 기술을 사용하면 기업들이 수년에 걸쳐 개발한 레거시 IP 블록을 보존하고 확대할 수 있다”고 설명했다.

수볼타는 0.5V 미만에서 동작하는 대형 SRAM 블록을 시연하면서, 30% 보다 훨씬 크게 VDD스케일링을 한 상태에서도 DDC 트랜지스터를 사용한 회로의 기능이 정상적으로 동작 하는 것을 보여줬다. 이 같은 0.5V 미만 동작 전압은 65nm CMOS 기술에 있어서 알려진 가장 낮은 전압에 해당하며, 기존 CMOS 기술에 나타나는 0.8V이상의 일반 SRAM 최소 동작 전압 (VDD-min) 보다 크게 낮은 수준이다.

수볼타의 DDC (Deeply Depleted Channel) 트랜지스터 기술

전력 소모 관리는 IC 제품에 기능을 추가하고 반도체 공정 기술을 스케일링하는데 있어서 중요한 구현 요소이다. 수볼타의 DDC (Deeply Depleted Channel) 트랜지스터는 기존 트랜지스터 기술에 비해 저전력 동작에 강점을 가진 독특한 채널 구조를 사용한다. DDC 트랜지스터는 문턱전압 (VT) 변화폭을 50% 이상 줄임으로써, 동일한 시스템 클록 속도를 유지하고 전체적인 누수를 줄이면서 30%가 넘는 공급전원(VDD) 스케일링을 실현한다. 또한 채널 모빌리티 (mobility)를 증가시켜, 구동 전류를 10% 이상 늘린다. 뿐만 아니라, 바디 계수를 크게 늘려 바디 바이어싱(body biasing)을 통해 더욱 효율적인 문턱전압 관리를 가능하게 한다.

수볼타의 최고기술책임자인 스콧 톰슨(Scott Thompson) 은 “현재까지 반도체 공정 기술의 혁신은 주로 성능을 높이는데 중점을 두어 왔지만 오늘날 반도체의 가장 큰 문제는 성능이 아니라 전력”이라고 지적했다. “수볼타는 트랜지스터 문턱전압 변화폭을 크게 줄여 공급전원 스케일링을 가능하게 하는 방식으로 전력 정체 문제를 해결한다”며, “수볼타의 DDC 서브 마이크론 기술은 도펀트 변동폭의 랜덤 (random) 소스와 다른 소스들을 제한함으로써 문턱전압 관리를 해결하고, 동시에 반송자 이동성을 높이고 소자 정전용량을 줄여 훨씬 낮은 전력으로 회로 속도를 유지할 수 있게 한다”고 설명했다.

기존 팹과 디자인 플로우에 쉽게 도입 가능, 호환성 보장

수볼타 파워슈링크 저전력 플랫폼은 기존 생산 및 설계 인프라와 호환된다. 수볼타의 DDC 트랜지스터는 기존 CMOS 설계 규칙과 공정 플로우를 활용하며, 새로운 장비나 자재가 필요하지 않기 때문에 기존 팹에서 생산될 수 있다. 수볼타 파워슈링크 플랫폼은 이 밖에도 기존 설계 툴과 설계 플로우를 사용한다.

수볼타의 회로 및 설계 기법은 기존 트랜지스터 수준보다 VT 를 더욱 효과적으로 관리하여, DDC 트랜지스터의 특징을 활용하는 방식으로 전력 소모를 더욱 줄인다. VT 관리 기법의 예로 어답티브 바디 바이어싱 (adaptive body biasing) 을 사용하여 시스티매틱(systematic) 생산 변동을 교정할 수 있으며, 따라서 VT 변동폭을 더욱 줄이고 분류 수율을 더욱 개선할 수 있다. 또한 다이나믹 바디 바이어싱 (dynamic body biasing)을 사용하여 온도 변화 및 노후 현상에 기인한 성능 저하를 줄일 수 있으며, 극히 낮은 전력에서도 동작이 가능해 전력 모드를 더욱 효과적으로 만들 수 있다.

수볼타의 사장 겸 대표이사인 브루스 맥윌리엄스(Bruce McWilliams) 는 “전력 소모는 스마트폰, 태블릿, 노트북 같은 모바일 컴퓨터 기기에 장착되는 기능의 수를 제한하는 요인이 되고 있다”며, “반도체 전력 소모를 줄이는 방식은 다양한 애플리케이션과 제품에 걸쳐 이점을 제공한다”고 말했다. “수볼타는 평면 벌크 CMOS 기술의 지속적인 스케일링의 가능성을 발전시키는 기술 플랫폼을 업계에 제공할 수 있게 되어 매우 기쁘다”고 덧붙였다.

수볼타

수볼타(Suvolta)는 성능은 유지하면서 반도체칩의 전력 소모를 크게 절감하는 반도체 기술을 개발하고 라이선스한다. 실리콘밸리에 위치하고 있는 수볼타 팀은 세계적인 엔지니어들과 과학자들로 구성되어 있으며, 반도체 업계의 발전에 기여한 오랜 기술 개발과 혁신의 역사를 자랑한다. 회사는 대표적인 벤처 캐피털 기업인 KPCB (Kleiner Perkins Caufield & Byers), 오거스트 캐피털, NEA로부터 자금을 지원받고 있다. 보다 자세한 정보는 www.suvolta.com를 방문하면 된다.

수볼타 개요
수볼타(Suvolta)는 성능은 유지하면서 반도체칩의 전력 소모를 크게 절감하는 반도체 기술을 개발하고 라이선스한다. 실리콘밸리에 위치하고 있는 수볼타 팀은 세계적인 엔지니어들과 과학자들로 구성되어 있으며, 반도체 업계의 발전에 기여한 오랜 기술 개발과 혁신의 역사를 자랑한다. 회사는 대표적인 벤처 캐피털 기업인 KPCB (Kleiner Perkins Caufield & Byers), 오거스트 캐피털, NEA로부터 자금을 지원받고 있다. 보다 자세한 정보는 www.suvolta.com를 방문하면 된다.

웹사이트: http://www.suvolta.com