인텔, 65나노미터 공정 기술로 무어의 법칙 진일보
새로운 65나노미터(1나노미터는 10억분의 1미터) 공정에 기반한 트랜지스터내에 서 스위치 역할을 하는 게이트(gate)의 크기는 35나노미터로, 이전의 90나노미터 공정 기술로 만들어진 게이트에 비해 약 30%가량 크기가 줄어들었다. 이는 인간의 적혈구 에 비교할 경우 약 100여 개의 게이트가 하나의 적혈구에 들어갈 수 있을 정도의 크기이다.
65나노미터 공정기술은 하나의 칩 상에 집적 가능한 트랜지스터의 수를 대폭 늘림 으로써 인텔이 향후 멀티 코어 프로세서의 생산 및 가상화(virtualization), 보안(s ecurity) 기능과 같은 혁신적인 기능을 적용할 수 있는 토대를 제공한다. 아울러, 인텔의 새로운 65나노미터 공정 기술은 몇 가지의 고유한 절전 (節電) 및 성능 향상 기능들이 포함되어 있다.
선린 차우(Sunlin Chou) 인텔 수석 부사장 겸 기술 및 생산 그룹 (Technology and Manufacturing Group) 총괄은 “인텔은 지속적으로 새로운 재료의 도입과 공정 방식 및 생산 구조 혁신을 통해 기술의 진보를 이루고 있다”며 “업계를 최고의 집적도 와 성능 및 절전 기능을 보유한 인텔의 65나노미터 공정 기술로 더욱 향상된 성능의 칩을 생산할 것이다. 인텔의 65 나노미터 기술을 적용한 제품은 2005년에 생산될 예정이며, 이를 통해 무어의 법칙(Moore's Law)은 더욱 확장될 것” 이라고 설명했다.
인텔은 2003년 11월, 4 메가비트 SRAM 개발에 65나노미터 공정 기술 적용을 발표한 이래, 65 나노 공정을 기반으로 다이(die) 면적이 110 마이크로 제곱미터 (110mm2) 에 불과한 70 메가비트(megabit) SRAM 제작에 성공했다. SRAM의 셀 크기가 작아질수 록 더 큰 캐시 메모리가 프로세서에 통합될 수 있어 프로세서 성능을 향상 시킬 수 있다. 각각 0.57제곱 마이크론미터(0.57μm2) 크기의 SRAM 메모리 셀은 6개의 트랜 지스터로 이루어져 있으며, 이는 대략 볼펜의 볼 끝 면적에 해당하는 1평방 밀리미 터에 이러한 트랜지스터 1천 만개가 집적되는 크기이다.
65 나노미터 기술이 선보이는 새로운 절전 기능 무어의 법칙에 따르면, 하나의 칩에 집적 가능한 트랜지스터의 수는 매 2년 마다 두 배로 증가하며 이는 보다 다양한 기능과 향상된 성능을 구현할 수 있게 함은 물론 트랜지스터 당 생산 가격을 절감시킨다. 그러나 트랜지스터 크기가 작아 질수록 전 력 소모량 증가와 발열 문제가 제기 된다. 이 같은 문제를 최소화 할 수 있는 새로 운 기능과 기술 및 구조를 도입하는 것은 지속적인 발전에 있어 필수적인 요소이다.
인텔은 65 나노미터 공정기술에 절전 기능을 도입함으로써 이러한 문제를 처리했으 며, 향후 절전기능의 컴퓨팅 및 통신 제품을 생산하는 데에 핵심 역할을 할 것이다.
인텔의 앞선 인장 실리콘 기술(strained silicon technology)은 90 나노미터 공정 기술에 적용된 이래 65 나노미터 기술에서 더욱 향상되었다. 제 2세대 인텔의 인장 실리콘은 전류 누출량의 증가 없이 트랜지스터의 성능을 10~15 퍼센트 향상 시켰다.
즉, 똑같은 성능을 발휘하면서도 전류 누출량은 90 나노미터 트랜지스터의 4분의 1 에 불과하여, 결과적으로, 인텔의 65나노미터 공정은 누출량이 증대되지 않으면서도 성능 향상을 가져올 수 있었다. (전류의 누출량이 많아 질수록 열은 증대된다.) 인텔의 65나노미터 트랜지스터는 게이트 길이를 35 나노미터로 줄이고 게이트 산화 물의 두께도 1.2나노미터로 축소함으로써 성능은 향상시키고 게이트의 전기 용량(ca pacitance)은 감소시켜 궁극적으로 칩의 유효 전력(active power)을 낮추었다. 또한 65 나노 공정은 8개의 구리 연결 층을 통합하고 “저 유전체 (low-k)” 물질을 사 용함으로써 칩 내부의 시그널 속도를 상승시키고 칩의 전력 소비량을 줄였다.
인텔은 또한 65나노미터 SRAM 에 “슬립 트랜지스터”를 도입했다. 슬립 트랜지스터 는 SRAM 이 작동하지 않을 때 SRAM 으로 통하는 전류를 차단함으로써 칩 상에서의 전력 소모를 대폭 감소시킬 수 있다. 특히, 이 기능은 배터리를 장착하는 랩탑 컴 퓨터와 같은 기기들에 유용하다.
선린 차우(Sunlin Chou) 인텔 수석 부사장 겸 기술 및 생산 그룹 (Technology and M anufacturing Group) 총괄은 “인텔은 반도체 업계가 당면한 전력 소모 및 발열 문 제를 효과적으로 대처하기 위해 기존 기술의 단순한 확장을 넘는 혁신적인 65 나노 공정을 비롯한 시스템, 칩 등을 포함한 기술 영역 전반에 적용되는 혁신적인 솔루션 을 개발하기 위해 활발히 연구해 왔다” 고 강조 했다.
인텔의 65나노미터 반도체 칩은 오레곤 주의 힐스보로 (Hillsboro)소재의 디드(DID) 라고 불리는 인텔의 300밀리미터(mm) 개발 팹에서 개발되었다.
인텔의 65 나노미터 공정에 대한 자세한 내용은 12월 12일부터 15일까지 샌프란시스 코에서 열리는 국제전기전자학회 (IEEE, Institute of Electrical and Electronics Engineers) 주최의 국제 전자 장비 회의 (International Electron Devices Meeting) 에서 발표될 예정이다. 추가 정보는 http://www.intel.com/research/silicon에서 확인할 수 있다.
